诸如放大器和转换器等模拟集成电路具有至少两个或两个以上翠峦S13变压器引脚.对于单翠峦S13变压器器件,其中一个引脚通常连接到地.如ADC和DAC等混合信号器件可以具有模拟和数字翠峦S13变压器电压以及I/O电压.像FPGA这样的数字IC还可以具有多个翠峦S13变压器电压,例如内核电压、存储器电压和I/O电压. 不管翠峦S13变压器引脚的数量如何,IC数据手册都详细说明了每路翠峦S13变压器的允许范围,包括推荐工作范围和最大绝对值,而且为了保持正常工作和防止损坏,必须遵守这些限制. 然而,由于翠峦S13变压器噪声或翠峦S13变压器纹波导致的翠峦S13变压器电压的微小变化-即便仍在推荐的工作范围内-也会导致器件性能下降.例如在放大器中,微小的翠峦S13变压器变化会产生输入和翠峦S13变压器输出电压的微小变化,如图1所示. 放大器的翠峦S13变压器抑制显示[phttp://www.s11-scb10.com/rov_or_city]S13变压器输出电压对翠峦S13变压器轨变化的灵敏度图1. 放大器的翠峦S13变压器抑制显示翠峦S13变压器输出电压对翠峦S13变压器轨变化的灵敏度. 放大器对翠峦S13变压器电压变化的灵敏度通常用翠峦S13变压器抑制比(PSRR)来量化,其定义为翠峦S13变压器电压变化与翠峦S13变压器输出电压变化的比值. 图1显示了典型高性能放大器(OP1177)的PSR随频率以大约6dB/8倍频程(20dB/10倍频程)下降的情况.图中显示了采用正负翠峦S13变压器两种情况下的曲线图.尽管PSRR在下是120dB,但较高频率下会迅速降低,此时翠峦S13变压器线路上有越来越多的无用能量会直接耦合至翠峦S13变压器输出. 如果放大器正在驱动负载,并且在翠峦S13变压器轨上存在无用阻抗,则负载电流会调制翠峦S13变压器轨,从而增加信号中的翠峦S13变压器噪声和失真. 尽管数据手册中可能没有给出实际的PSRR,数据转换器和其他混合信号IC的性能也会随着翠峦S13变压器上的翠峦S13变压器噪声而降低.翠峦S13变压器噪声也会以多种方式影响数字电路,包括降低逻辑电平翠峦S13变压器噪声容限,由于时钟抖动而产生时序错误. ? 适当的局部翠峦S13变压器电路去耦在PCB上是必不可少的典型的4层PCB通常设计为接地层、翠峦S13变压器层、顶部信号层和底部信号层.表面贴装IC的接地引脚通过引脚上的过孔直接连接到接地层,从而最大限度地减少接地连接中的无用阻抗. 翠峦S13变压器轨通常位于翠峦S13变压器层,并且路由到IC的各种翠峦S13变压器引脚.显示翠峦S13变压器和接地连接的简单IC模型如图2所示. 显示走线阻抗和局部翠峦S13变压器电路去耦电容的IC模型IC内产生的电流表示为IT.流过走线阻抗Z的电流产生翠峦S13变压器电压VS的变化.如上所述,根据IC的PSR,这会产生各种类型的性能降低. 通过使用尽可能短的连接,将适当类型的局部翠峦S13变压器电路去耦电容直接连接到翠峦S13变压器引脚和接地层之间,可以最大限度地降低对功率翠峦S13变压器噪声和纹波的灵敏度.翠峦S13变压器电路去耦电容用作瞬态电流的电荷库,并将其直接分流到地,从而在IC上保持恒定的翠峦S13变压器电压.虽然回路电流路径通过接地层,但由于接地层阻抗较低,回路电流一般不会产生明显的误差电压. 显示了高频翠峦S13变压器电路去耦电容必须尽可能靠近芯片的情况.否则,连接走线的电感将对翠峦S13变压器电路去耦的有效性产生不利影响. 高频翠峦S13变压器电路去耦电容的正确和错误放置左侧,翠峦S13变压器引脚和接地连接都可能短,所以是最有效的配置.然而在图3右侧中,PCB走线内的额外电感和电阻将造成翠峦S13变压器电路去耦方案的有效性降低,且增加封闭环路可能造成干扰问题.
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